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MPC850中復位邏輯和CPM協議切換的CPLD實現
摘要：介紹了用CPLD輔助設計在嵌入系統中進行曲MPU復雜邏輯功能設計的總體方案，給出了通過對XC95144中復用控制寄存器進行配置以實現MPU復位邏輯和CPM協議切換的實現方案和設計要點。1 引言
近年來，微處理器（MPU）在嵌入式系統研發中所占地位越來越重要，很多應用場合對MPU的處理速度、集成密度也提出了更高的要求。Power PC系列MPU是Motorola公司推出的面向嵌入式應用的專用MPU，它在片內集成了基于RISC體系的微處理器的內核和支持多種通信協議的通信處理器（CPM），具有強大的通信和網絡協議處理能力，可廣泛應用于通信和網絡產品中。CPLD（Complex Programmable Logic Device）是一種復雜的用戶可編程邏輯器件，和FPGA相比，由于采用連續連接結構，易于預測延時，從而使電路仿真更加準確。近年來，由于采用先進的集成工藝和大批量生產，CPLD器件成本不斷下降，集成密度、速度和性能大幅度提高，一個芯片就可以實現一個復雜的數字電路系統，再加上使用權方便的開發工具，因此使用權CPLD器件可以極大地縮短產品開發周期，給設計修改帶來很大方便。
嵌入式系統常用MPU和CPLD聯合設計。現以PowerPC系列MPC850和XILINX公司的XC95144XL為例來介紹實現MPU功能的CPLD輔助設計方法。實際上，MPC850的外部復位和通信模塊（CPM）的設計在整個系統設計中占用重要地位，也是調試硬件中最容易出問題的環節。本文將對MPC850的外部復位邏輯和通信模塊的復用作一探討，并給出了這兩部分的CPLD邏輯實現方法。
2 MPC850的復位邏輯和CPLD實現
2．1 復位邏輯
MPC850內部的復位時鐘具有復位控制邏輯，以及決定復位起因、同步和相應復位的邏輯模塊。概括起來，MPC850總共具有以下復位源：
*上電復位；
*外部硬復位；
*內部硬復位：包括失鎖、軟件看門狗復位、校驗停復位、調試口硬復位；
*JTAG復位；
*外部軟復位；
*內部軟件復位：指調試口軟復位。
設計中需要用戶參與的主要是上復位和外部硬復位。其中上電復位的復位過程如下：
（1） 產生上電復位信號PORESET
（2） PORESET有效，CPU配置SCCR寄存器，PORESET保持時間至少在3μs以上。
（3） PORESET無效后，CPU采用MODCK（時鐘模式配置）并鎖存，同時初始化時鐘。
（4） CPU驅動HRESET和SRESET信號512個時鐘周期，512周期結束后，如果RSCONF信號接低，則CPU從數據總線上采樣配置數據，并將內部產生 的HRESET和SRESET信號置為無效；如果RSCONF信號接高，則CPU按內部缺省值進行配置。
（5） 計數器計數16個時鐘周期，然后采樣外部硬復位信號和外部軟復位信號，如果存在職效的外部硬復位信號或軟復位信號，則計數器清0，并重新計數，否則跳出，執行正常操作。
系統中硬件復位主要用于在CPU感知外部硬復位信號有效后，產生內部硬復位信號，然后按照上述上電復位步驟從第4步開始執行。其時序圖如圖1所示。
可見，相比一些常用的MPU器件，MPC850的復位邏輯比較復雜，而且對復位控制的時序有嚴格的要求。通常的設計需要較多的外部器件來實現邏輯控制，而采用一片CPLD則只需編寫簡單的代碼就可以了，且易于調度。本應用于設計采用XILINX公司的XC95144XL進行邏輯設計。
2．2 基于CPLD的實現方法。
設計時，將MPC850的復位信號（上電復位poreset、硬復位hreset、軟復位sreset）連接到XC95144XL的連接方法如圖2所示。
該方案中CPLD的上電復位設計過程如下：
（1） 系統上電后，上電復位poreset由XC95144XL產生，為了使MPC850得到可靠的復位，這個延遲時間通常比要求的3μs要大一些。MODCK配置可一直固定。
（2） poreset 信號無效后（為高電平），MPC850會采樣MODCK并驅動HRESET信號512個時鐘周期。需要注意的是這個時間由MPC850控制的，CPLD不作邏輯實現。然后MPC850開始采樣總線上的32bit配置數據。這時不能馬上驅動總線數據線，應延遲若干時鐘周期后驅動，經應用證明延遲8個時鐘周期以上可以滿足要求。
（3） 驅動總線配置數據16個時鐘周期后把總線置為高阻態，上電復位結束。
手動復位的邏輯實現主要考慮的是對按鍵的復位作抗抖動處理，以防止多次短暫接觸對系統造成反復復位，可以在代碼中加入一個RS觸發順來實現抗抖。
本設計采用VHDL語言實現，限于篇幅代碼省略。需要注意的是：在總線數據配置時，不能采用順序執行語句，而只有應用并發語句執行才能得到正確的配置。如：
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